Repositorio Universidad del Cauca

Análisis del desempeño de un sistema de comunicación digital basado en hardware reconfigurable que implementa codificación de línea

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dc.contributor.author Velásquez Andrade, Oscar Iván
dc.contributor.author Urresty Sánchez, Javier Alexis
dc.date.accessioned 2019-11-18T16:38:28Z
dc.date.available 2019-11-18T16:38:28Z
dc.date.issued 2016
dc.identifier.uri http://repositorio.unicauca.edu.co:8080/xmlui/handle/123456789/1551
dc.description.abstract El presente trabajo de grado tiene como objetivo analizar el comportamiento de un sistema de comunicación digital basado en FPGA como hardware reconfigurable, el cual implementa diferentes esquemas de codificación de línea. Esto como un aporte al proyecto “Diseño e Implementación de un Prototipo de Comunicación de Datos Basado en Hardware Reconfigurable” [1] en su segunda fase de desarrollo. spa
dc.language.iso spa spa
dc.publisher Universidad del Cauca spa
dc.rights.uri https://creativecommons.org/licenses/by-nc-nd/4.0/
dc.subject Sistema de comunicación digital spa
dc.subject Hardware Reconfigurable spa
dc.subject FPGA eng
dc.subject Bit Error Rate eng
dc.title Análisis del desempeño de un sistema de comunicación digital basado en hardware reconfigurable que implementa codificación de línea spa
dc.type Trabajos de grado spa
dc.rights.creativecommons https://creativecommons.org/licenses/by-nc-nd/4.0/
dc.type.driver info:eu-repo/semantics/bachelorThesis
dc.type.coar http://purl.org/coar/resource_type/c_7a1f
dc.publisher.faculty Facultad de Ingeniería Electrónica y Telecomunicaciones  spa
dc.publisher.program Ingeniería Electrónica y Telecomunicaciones spa
dc.rights.accessrights info:eu-repo/semantics/openAccess
dc.type.version info:eu-repo/semantics/publishedVersion
dc.coar.version http://purl.org/coar/version/c_970fb48d4fbd8a85
dc.identifier.instname
dc.identifier.reponame
oaire.accessrights
dc.identifier.repourl
oaire.version


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